Altera® デバイスの利用、配置配線ツール

Application note AP0113 (v2.0) February 29, 2008

このアプリケーションノートは先進のアルテラデザイナの情報を配置配線ツールのオプションと属性をコントロールする方法とともに提供します。また、ライブラリに関する情報も含まれます。
Altium DesignerのFPGA開発環境は、デジタルシステムのデザインキャプチャ、合成、配置、配線、FPGAへのダウンロードまでカバーしています。 設計をターゲットに落とし込むためのプロセス、配置配線には、デバイスについての機能的、構造的詳細な理解が求められ、ベンダから提供されるソフトウェアツールによる高度な作業が必要です。 自動的にすべてのプロジェクトやファイルの取り扱いを管理し、FPGAにプログラムするファイルを生成するAltium Designerの環境で、ベンダのソフトウェアは実行されます。 Altium Designerには、このプロセスを効果的にコントロールするための機能があります。このアプリケーションノートでそれを紹介しましょう。

イントロダクション

Altera ツールはAltium Designerの環境に統合され、デバイスビュー(View » Devices View)から効果的にアクセスできるようになっています。 このビューにより、FPGA設計プロセスをステップ・バイ・ステップで進めていくことができるので、FPGAのシステムデザインの効果的なプログラムとデバッグが可能です。
Devices ビューを設計プロセスで使用する際の詳細については、Processing the Captured FPGA Design のアプリケーションノートを参照してください。
このアプリケーションノートは、アルテラのIntroduction to Quartus II Manual を参照しています。 デフォルト設定を変更したいユーザは、それらのドキュメントを参照してください
アルテラツールに習熟していない方には、デフォルト設定で設計を始めることをお勧めします。

サポートするアーキテクチャ

Altium Designerは最新のアルテラ製FPGAテクノロジをサポートしており、FPGAとPCB 回路図ライブラリのサポートも提供しています。 下記の表は、サポートデバイステクノロジと利用可能なライブラリサポートについて要約したものです(英語版リリース時)。

デバイステクノロジ

アーキテクチャに依存しないライブラリのサポートがあるか

アーキテクチャに依存するFPGAライブラリ名(.IntLib)*

関連する PCB ライブラリ名 (.IntLib)*

Cyclone

Yes

Altera FPGA

Altera Cyclone

Cyclone II

Yes

Altera FPGA

Altera Cyclone II

MAX II

Yes

Altera FPGA

Altera MAX II

Max3000A

Yes

Altera FPGA

Altera MAX 3000A

Max7000AE

Yes

Altera FPGA

Altera MAX 7000AE

Max7000B

Yes

Altera FPGA

Altera MAX 7000B

Max7000S

Yes

Altera FPGA

Altera MAX 7000S

Stratix

Yes

Altera FPGA

Altera Stratix

Stratix II

Yes

Altera FPGA

Altera Stratix II

Stratix GX

Yes

Altera FPGA

Altera Stratix GX

FPGA アーキテクチャに依存しないライブラリ

デバイスへの非依存性を保つため、Altium Designerには、典型的で一般的なデザインコンポーネントの豊富なライブラリ FPGA Generic Library が含まれています。 この統合ライブラリは、Altium Designerをインストールしたフォルダの \Library\FPGA ディレクトリにあります。
FPGA の一般的なライブラリについての詳細は、FPGA Generic Library Guide を参照してください。

FPGA アーキテクチャに依存したライブラリ

デバイス非依存が不要な場合は、標準のAltera FPGA プリミティブライブラリが用意されています。Altium Designerがインストールされたフォルダの \Library\Altera ディレクトリを参照してください。
この統合ライブラリにはライブラリマッピング(LMF)が含まれています。 これは、自動的にBuild プロセスとリンクされ、生成されるデザインファイルをアルテラの配置配線ツールにマッピングします。

MegaWizard プラグインコンポーネントのサポート

アルテラ MegaWizard プラグインマネージャから利用可能な特定のコアをFPGA デザインに使用することができます。 コアを生成し、生成されたVHDLファイルを回路図コンポーネントにリンクさせ、そのコンポーネントをFPGAデザインに配置します。
VHDL ファイルからコンポーネントシンボルを作成するには、ソフトウェアからファイルを開き、メニューから Design » Create Schematic Part From File を選択します。 コンポーネントシンボルからVHDL ファイルを参照するには、CoreFile='VHDL_Filename.vhd' のパラメータを追加します。 VHDL ファイルは、FPGA のプロジェクトフォルダ、あるいは CoreFile パラメータ内の場所に存在する必要があります。
MegaWizard についての詳細は、アルテラ Introduction to Quartus II ManualInstantiating Megafunctions in EDA Tools のセクション(第 2 章)を参照してください。

統合PCBライブラリ

アルテラの多くのプログラマブルデバイス用に、PCB デザインのライブラリも提供されています。 Altium Designerがインストールされているフォルダの \Library\Altera ディレクトリをご覧ください。 これらのライブラリには、回路図シンボル、PCB フットプリント、3Dモデル、シグナルインテグリティモデルが含まれています。

アルテラの配置配線ツールの構成

配置配線ツールは、Device ビュー内のターゲット(物理的デバイス)に関連する Process Flow の Build ステージから、アクセスし、設定することができます。 アルテラ製のデバイスがターゲットのときに、Process Flow を有効にし、表示させるには、以下のようにする必要があります。

  • 適切なアルテラの配置配線ツールをインストールする - ツールのフルセット、または、アルテラウェブからのフリーダウンロード版
  • アルテラのターゲットアーキテクチャに適合するデザインを作成 これは、既存のプロジェクト構成(Project » Configuration Manager)に属するプロジェクト制約ファイルに、適切なデバイス制約条件を含めることによって達成されます。。

ターゲットFPGAのデザインの作成や設定の例についての詳細は、Getting Started with FPGA Design を参照してください。

ビルドのオプション

レポートオプションBuild プロセスは、アルテラのツールとのインターフェースであり、RBF(Raw Binary File)のようなデバイスプログラムを提供して、ターゲットFPGAへのダウンロードができるようにします。 下向きの矢印をクリックすると、Build プロセスを完成させるのに使う各ステップのリストが表示されます。
各ステージの隣にあるオプションアイコンをクリックして、機能を設定します。 エラー、またはターゲットのアーキテクチャや設計上の許されない設計ルールがあった場合は、Build プロセスの各ステージで警告されます。 デザイン内の場所や、エラー、警告は、レポートファイルにログが残ります。目的のレポートアイコンをクリックしてください。
アルテラツールでもう少し詳細なオプションコントロールを行いたい経験豊富なユーザの場合は、Build プロセスの各ステージがスクリプトファイル DefaultScript_Quartus.Txt にリンクされていることを知っておいてください。ファイルはAltium Designer がインストールされているフォルダの \System ディレクトリにあります。 これらのスクリプトでは、標準の最適化がデフォルトであることに注意してください。変更には、アルテラの Introduction to Quartus II Manual にしたがった注意が必要です。 それぞれの Build ステージについて、以降のセクションで説明します。。

設計の変換

このステージでは、Quartus TCL(TCLQ)スクリプトを作成、設定して、(Quartus)ファイルのプロジェクトを作成。Build プロセスにおけるその後のあらゆるステップで使用できるようにします。 TCL(TCLQ)スクリプトは、合成プロセスのフローで生成される FPGA_HexMultiplier_constraints.tcl や FPGA_HexMultiplier_macros.tcl ファイルにリンクしています。 TCLQ ファイルはその後、-t スイッチを使用した Quartus II シェル(Quartus_sh)で実行されます。
アルテラプロジェクトは必要に応じて Quartus から開くことができます。

FPGAへのデザインマッピング

このステージでは、アルテラプロジェクトのデータベースと map.eqn ファイルを、Quartus II アナリシス&シンセシスツール(Quartus_Map)で作成します。 ツールはすべてのデザインファイルにリンクしており、Quartus II TCL(TCLQ)のスクリプトファイルでテクノロジマッピングを実行します。

配置配線

このステージでは、Quartus II Fitter(Quartus_Fit)ツールと Quartus TCL(TCLQ) スクリプトファイルを実行してデザインをターゲットFPGAに配置、配線します。 実行には、.map、.eqn、その他、マッピングデザインから FPGA へのプロセスで作成されたファイルを使用します。

タイミング解析

このステージでは、Quartus II タイミング解析(Quartus_Tan)ツールを実行して、ターゲット FPGA にインプリメントされたロジックのスピードとパフォーマンスを解析します。 解析オプションの構成には、オプションアイコンをクリックしてください。

BIT ファイルの作成

このプロセスでは、Quartus II アセンブラ(Quartus_Asm)ツールを実行して、アルテラデバイスのプログラマブルファイルとコンフィギュレーションファイルを生成します。ファイルには16進数(インテルフォーマット)の出力ファイル(.hexout)、Raw バイナリファイル(.rbf)、Jam™ ファイル(.jam)、Jam バイトコードファイル(.jbc)、シリアルベクタフォーマットファイル(.svf)などがあり、チップ上にダウンロードされます。

アルテラ Quartus II シンセサイザの設定

Altium Designerには、強力な合成エンジンがビルトインされており、デフォルトで使用することができます 合成エンジンはAltium Designer環境内でのアルテラの Quartus II シンセサイザの使用をサポートしています。 FPGA プロジェクトがこの合成ツールを活用できるようにするため、プロジェクト合成オプションが Altera Quartus II に設定される必要があります。 実行するには、Project » Project Options をメニューから選択し、Synthesis タブをクリック。Altera Quartus IISynthesizer リストのドロップダウンから選びます。 この選択が行われると、quartus_map バイナリ実行ファイルが常駐するフォルダを、関連する閲覧ボタン(...)のドロップダウンを使って指定しなくてはなりません。 Synthesis タブのオプションの領域は、Quatus II の関連オプションになります。 デザインに最適な構成を行ってください。
Synthesis タブに出てこない、さらに進んだオプションの使い方については、\System フォルダにある DefaultScript_Quartus.Txt のスクリプトファイルにアクセスしてください。 解析と合成のスイッチについてはアルテラ Introduction to Quartus II Manual の記述にしたがって設定してください。

図2 Altera Quartus II シンセサイザオプション の設定
アルテラの合成ツールに習熟していない方には、Altium DesignerにビルトインされているDXP、またはアルティウムの合成エンジンで設計を始めることをお勧めします。

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