入門チュートリアル - デザインの検証
デザインを物理的な FPGA デバイスへ ターゲットにしダウンロードする 前に、デザインを検証します。
検証を行うには、Altium Designer のデザインコンパイラを起動する必要があります。コンパイルのプロセスは、プロジェクトの正しいネットリストを生成する上で欠くことができません。Options for FPGA Project ダイアログ (Project » Project Options) の Error Reporting や Connection Matrix タブで定義するオプションに従って、コンパイラは電子的エラーや図面上のエラーをチェックします。
注: このチュートリアルでは、それらのタブの変更は特にありません。デフォルト設定で十分です。
- メインの回路図メニューから、Project » Compile FPGA Project Simple_Counter.PrjFpg を選択します。プロジェクトのコンパイルへ進みます。
- 警告やエラー、致命的な障害が発生すると、Messages パネル内のリストに記録されます。エラーや致命的な障害がコンパイル中に発生したら、このパネルは自動的に表示されます。発生したのが警告だけなら、このパネルは手動で表示する必要があります。メインデザインウィンドウ下部の System ボタンをクリックし、表示されるメニューから Messages を選択します。
メッセージをダブルクリックすると、Compile Errors パネル内にエラーの詳細情報が表示されます。重要な違反については、回路図上でズームされ、ハイライトされます。
- 正しく配線された回路図 (
Simple_Counter.SchDoc) については、ロードされない信号（図 2）に関連する警告メッセージの数にだけ注目してください。これらが発生するのは、SQ0 と SQ7 を、SQ1 から SQ6ではなく、バス SQ[7..0] から取り出しているからです。このような警告であれば、無視することができます。
これとは異なるメッセージが表示された場合は、問題を解決し、デザインプロジェクトを再コンパイルし直してください。
- 回路図とその親プロジェクトを保存します。