Altium Designer 10 (10.818.23272) のリリースノート
更新 15: 10.771.23139 から 10.818.23272 へ更新されたプラグイン
Date: 19 December 2011
キーハイライト
カスタムパッド形状
solder や paste mask expansion ルールをリジョン、フィル、トラックへ追加しました(これは、最初の BugCrunch レポートで投票された機能です)。そのため、仮想的に銅箔のジオメトリーを追加でき、'パッドのような' ソルダーと/またはペーストマスク開口を定義できます。 詳細な情報。 BugCrunch レポート #67 をご覧ください。
ループ削除の改善
Advanced Interactive Router のループ削除のアルゴリズムは改善されました。これにより、様々な既知の問題を修正します。 BugCrunch レポート #132 をご覧ください。 BugCrunch レポート #425 をご覧ください。 BugCrunch レポート #596 をご覧ください。
PCB ライブラリからの印刷
これは、BugCrunch で多数、投票された問題でした。そのため、リクエストを改善しました。フットプリントは PCB ライブラリから直接、印刷できます。 BugCrunch レポート #109 をご覧ください。
PCB で複数選択して移動できるデジグネータ
BugCrunch で多数の要望がありました。複数のコンポーネント デジグネータは、Move>>Selection コマンドを使用して移動できます。 BugCrunch レポート #1089 をご覧ください。
追加された FPGA ベンダ制約とデバイスサポート
この更新は、Altera の Max V と Stratix IV CPLD/FPGA デバイスのサポートを追加しました。また、多数のベンダ制約のサポートを含めるために Altium Designer の制約ファイルは改善されました。これにより、Altium の統合設計環境内から最新の IO 基準を使用して、ベンダに中立な FPGA デザインを作成できます。
プロキシスクリプトのサポート
プロキシサーバのため AD10 をインストール、更新できない問題を修正しました。 改善されたプロキシサポートの方法。 BugCrunch レポート #103 をご覧ください。
システムコンポーネント: Altium Designer ベース
5709 | FPGA Signal Manager は改善されました。IO 基準制約は正しく Altium の Constraint ファイルへ変換されます。 |
5794 | ある環境下の回路図出力でブランクの pdf ページを作成する問題を修正しました。 |
システムコンポーネント: Altium Designer インストールシステム
4437 | AltiumInstaller と AltiumDownloadManager は、改善されたプロキシサポートで更新されました。プロキシサーバ設定は、Internet Explorer の Internet Options > Connections > LAN Settings で設定する必要があります。手動のプロキシサインインはサポートしていません。 改善されたプロキシサポートの方法。 |
4438 | AltiumInstaller と AltiumDownloadManager は、Internet Explorer の Internet Options の automatic configuration script files 設定をサポートしました。 改善されたプロキシサポートの方法。 BugCrunch レポート #103 をご覧ください。 |
システムコンポーネント: データ管理
5781 | AltiumLive プランの代わりに、ライセンス サブスクリプションに基づいた Vault ダイアログへ接続中に表示されたワーニングを変更しました。 |
システムコンポーネント: PCB システム
3565 | ハンガリー語を使用した場合に、カスタムボードの原点や寸法線の Y 座標がリセットされた PCB の問題を修正しました。 BugCrunch レポート #673 をご覧ください。 |
3567 | 異なるレイヤ上の複数ネットに対する Paste Special の問題を解決しました。 |
4452 | フットプリントは PCB ライブラリから印刷できます。 BugCrunch レポート #109 をご覧ください。 |
4794 | Walkaround Obstacles モードの時、ルームの特定のクリアランスルールを適切に扱うために Advanced Interactive Router を修正しました。 |
5329 | TANGO ASCII ファイルフォーマットのインポーターは、正しく働きます。 |
5401 | Advanced Interactive Router へループ削除のショートカット (Shift-D) を追加しました。 BugCrunch レポート #596 をご覧ください。 |
5539 | ランドが無いパッドがトップ、またはボトムレイヤ上に配置されていても、マスクレイヤの開口を生成できます。これは、複雑なパッド形状の作成を容易にします。 詳細な情報。 BugCrunch レポート #67 をご覧ください。 |
5543 | Advanced Interactive Router のループ削除のアルゴリズムの問題を修正しました。 BugCrunch レポート #132 をご覧ください。 BugCrunch レポート #425 をご覧ください。 |
5722 | 他のシルクオブジェクトと一緒に違反した .Designator のスペシャルストリングを持つコンポーネントを削除する時の PCB のクラッシュを修正しました。 |
5752 | Move>>Selection コマンドを使用して複数のコンポーネント デジグネータを移動できます。 BugCrunch レポート #1089 をご覧ください。 |
システムコンポーネント: 回路図システム
5679 | コピー時に処理速度が遅くなる問題を修正しました。 BugCrunch レポート #1182 をご覧ください。 |
5793 | テキストフレーム内でタブがあるテキストは、Render text with gdi+ オプションが有効でも正しく表示されます。 |
システムコンポーネント: Soft Design サポート
2598 | ブラックボックスが異なる値、またはデフォルト値を割り当てる場所で複数回、表示されても、パラメータで表示されたブラックボックスモジュールは正しく表示されます。すなわち、異なるパラメータの値は EDIF ファイルに保存されます。 |
4426 | Altium Core Generator は改善されました。内部ブロックメモリは、64k 以上のメモリ用に hex ファイルの初期化をサポートします。 |
4622 | Unisim ライブラリは更新され Xilinx V13.3 と互換性があります。 |
4904 | OTHERS を含む誤った VHDL は失敗した動作を引き起こし access violation になりました。これは修正されました。 |
5098 | Altera Stratix 4 デバイスをサポートしました。 |
5606 | Altera Max 5 デバイスをサポートしました。 |
5666 | SSTL15I IO 基準は、Altera "SSTL-15 CLASS I" 制約に変換されます。 |
5667 | SSTL15II IO 基準は、Altera "SSTL-15 CLASS II" 制約に変換されます。 |
5668 | DSSTL15I IO 基準は、Altera "DIFFERENTIAL 1.5-V SSTL CLASS I" 制約に変換されます。 |
5669 | DSSTL15II IO 基準は、Altera "DIFFERENTIAL 1.5-V SSTL CLASS II" 制約に変換されます。 |
5671 | Altera Stratix 3 IO 基準 エクスポート/インポートは改善されました。このデバイスによってサポートされた全ての io 基準は、Altium の制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5672 | Altera Stratix 2GX IO 基準 エクスポート/インポートは改善されました。このデバイスによってサポートされた全ての io 基準は、Altium の制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5675 | Altera Stratix 4 IO 基準 エクスポート/インポートは改善されました。このデバイスによってサポートされた全ての io 基準は、Altium の制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5676 | Altera Max 5 IO 基準 エクスポート/インポートは改善されました。このデバイスによってサポートされた全ての io 基準は、Altium の制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5710 | Add/Modify Port Constraint ダイアログは更新されました。IO 基準は、コンボボックスで表示するために描写的な名称を使用します。 |
5711 | Altera ピンファイル インポーターは改善されました。3.3V LVCMOS と LVTTL iostandards は正しくインポートされます。 |
システムコンポーネント: Soft Design Synthesis ライブラリ
4622 | Unisim ライブラリは更新され Xilinx V13.3 と互換性があります。 |
システムコンポーネント: Soft Design システム
2598 | ブラックボックスが異なる値、またはデフォルト値を割り当てる場所で複数回、表示されても、パラメータで表示されたブラックボックスモジュールは正しく表示されます。すなわち、異なるパラメータの値は EDIF ファイルに保存されます。 |
4622 | Unisim ライブラリは更新され Xilinx V13.3 と互換性があります。 |
4904 | OTHERS を含む誤った VHDL は失敗した動作を引き起こし access violation になりました。これは修正されました。 |
5098 | Altera Stratix 4 デバイスをサポートしました。 |
5425 | Core Project 出力は改善されました。Altium Synthesizer からの Vhdl マクロセル出力は、リンクした fpga プロジェクトへコピーされます。 BugCrunch レポート #791 をご覧ください。 |
5436 | XST synthesizer を使用する時の FPGA_CLOCK 制約は改善されました。 |
5437 | XST synthesizer を使用する時の FPGA_CLOCK_PIN 制約は改善されました。 |
5438 | XST synthesizer を使用する時の FPGA_CLOCK 制約は改善されました。FALSE に設定した時、XST がオブジェクト上でクロックバッファを使用するのを防ぎます。 |
5439 | FPGA_CLOCK_PIN 制約は改善されました。XST synthesizer を使用して FALSE に設定した時、XST がポート上で ibufg プリミティブを挿入するのを防ぎます。 |
5440 | FPGA_CLOCK 制約は改善されました。Quartus synthesizer を使用して True に設定した時、Quartus はグローバルバッファを使用します。 |
5441 | FPGA_CLOCK 制約は改善されました。Quartus synthesizer を使用して False に設定した時、グローバルバッファを使用するのを防ぎます。 |
5447 | FPGA_CLOCK 制約は改善されました。Synplify を使用した時、グローバルクロックバッファを挿入します。 |
5448 | FPGA_CLOCK_PIN 制約は改善されました。Synplify synthesizer を使用した時、クロックバッファを使用します。 |
5449 | FPGA_CLOCK 制約は改善されました。Synplify synthesizer を使用して False に設定した時、グローバルバッファを挿入するのを防ぎます。 |
5450 | FPGA_CLOCK_PIN 制約は改善されました。Synplify を使用して False に設定した時、synthesizer がグローバルクロックバッファを使用するのを防ぎます。 |
5471 | FPGA_CLOCK_FREQUENCY 制約は改善されました。Synplify synthesizer を使用した時、タイミングベースの synthesis を要求します。これは、スタンドアロンの Actel と Lattice のバージョンに相当します。 |
5473 | Xilinx Bit Generation build ステップは改善されました。Bitgen DRC は自動生成された pcf 制約に対して実行されます。 |
5496 | Core プロジェクトを FPGA プロジェクトへリンクする時、publishing しないで core プロジェクトを構築するためにデバイスの特定の設定は必要ありません。 |
5505 | Actel デバイスをターゲットにしている Synplify を使用した時、FPGA_CLOCK_FREQUENCY 制約は、正しく扱われます。 |
5507 | Actel デバイスを扱う FPGA_CLOCK_FREQUENCY 制約は改善されました。Net オブジェクトは正しく扱われます。 |
5606 | Altera Max 5 デバイスをサポートしました。 |
5608 | サポートされていない IO 基準が Altera をターゲットとする Altium の制約ファイルに適用される時、Altium Designer はワーニングを表示します。 |
FPGA コンポーネント: FPGA Configurable - Generic Logic
5098 | Altera Stratix 4 デバイスをサポートしました。 |
5606 | Altera Max 5 デバイスをサポートしました。 |
FPGA コンポーネント: FPGA Configurable - Wishbone メモリコントローラ
5498 | 共有された USB コントローラ テンプレートは改善されました。Wishbone acknowledge line is asserted for single clock cycle only. |
FPGA デザインツール: Ancillary VHDL Synthesis ライブラリ
5610 | DHSTL18I IO 基準は、Altera "DIFFERENTIAL 1.8-V HSTL CLASS I" 制約へマップされます。 |
5611 | DHSTL18II IO 基準は、Altera "DIFFERENTIAL 1.8-V HSTL CLASS II" 制約へマップされます。 |
5612 | DHSTLI IO 基準は、Altera "DIFFERENTIAL 1.5-V HSTL CLASS I" 制約へ変換されます。 |
5613 | DHSTLII IO 基準は、Altera "DIFFERENTIAL 1.5-V HSTL CLASS II" 制約へ変換されます。 |
5614 | LVCMOS12 IO 基準は、Altera "1.2 V" 制約へ変換されます。 |
5615 | BLVDS25 IO 基準は、Altera "BUS LVDS" 制約へ変換されます。 |
5616 | LVDS_E_3R IO 基準は、Altera "LVDS_E_3R" 制約へ変換されます。 |
5617 | LVDS_E_1R IO 基準は、Altera "LVDS_E_1R" 制約へ変換されます。 |
5618 | MINILVDS25_E_1R IO 基準は、Altera "MINI-LVDS_E_1R" 制約へ変換されます。 |
5619 | MINILVDS25_E_3R IO 基準は、Altera "MINI-LVDS_E_3R" 制約へ変換します。 |
5620 | RSDS25_E_1R IO 基準は、Altera "RSDS_E_1R" 制約へ変換します。 |
5621 | RSDS25_E_3R IO 基準は、Altera "RSDS_E_3R" 制約へ変換します。 |
5622 | LVTTL12 IO 基準は、Altera "1.2 V" 制約へ変換します。 |
5623 | RSDS33 IO 基準は、Altera "RSDS" 制約へ変換します。 |
5624 | LVCMOS30 IO 基準は、Altera "3.0-V LVCMOS" 制約へ変換します。 |
5625 | LVTTL30 IO 基準は、Altera "3.0-V LVTTL" 制約へ変換します。 |
5626 | PCML12 IO 基準は、Altera "1.2-V PCML" 制約へ変換します。 |
5627 | PCML14 IO 基準は、Altera "1.4-V PCML" 制約へ変換します。 |
5628 | PCML25 IO 基準は、Altera "2.5-V PCML" 制約へ変換します。 |
5629 | HCSL IO 基準は、Altera "HCSL" 制約へ変換します。 |
5630 | PCI33_30 IO 基準は、Altera "3.0-V PCI" 制約へ変換されます。 |
5631 | PCIX_30 IO 基準は、Altera "3.0-V PCI-X" 制約へ変換されます。 |
5632 | PPDS25 IO 基準は、Altera "PPDS" 制約へ変換されます。 |
5633 | PPDS25_E_3R IO 基準は、Altera "PPDS_E_3R" 制約へ変換されます。 |
5634 | BLVDS33 IO 基準は、Altera "BUS LVDS" 制約へ変換されます。 |
5635 | Altera ArriaGX IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5644 | Altera Cyclone IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5646 | Altera Cyclone2 IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5648 | DHSTL12I IO 基準は、Altera "DIFFERENTIAL 1.2-V HSTL CLASS I" 制約へ変換されます。 |
5649 | DHSTL12II IO 基準は、Altera "DIFFERENTIAL 1.2-V HSTL CLASS II" 制約へ変換されます。 |
5650 | HSTLI_12 IO 基準は、Altera "1.2-V HSTL CLASS I" 制約へ変換されます。 |
5651 | HSTLII_12 IO 基準は、Altera "1.2-V HSTL CLASS II" 制約へ変換されます。 |
5652 | Altera Cyclone3 IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5656 | Altera Cyclone4E IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5657 | Altera Cyclone 4GX IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5659 | Altera Stratix IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5661 | Altera Stratix 2 IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5665 | Altera Stratix GX IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5666 | SSTL15I IO 基準は、Altera "SSTL-15 CLASS I" 制約へ変換されます。 |
5667 | SSTL15II IO 基準は、Altera "SSTL-15 CLASS II" 制約へ変換されます。 |
5668 | DSSTL15I IO 基準は、Altera "DIFFERENTIAL 1.5-V SSTL CLASS I" 制約へ変換されます。 |
5669 | DSSTL15II IO 基準は、Altera "DIFFERENTIAL 1.5-V SSTL CLASS II" 制約へ変換されます。 |
5671 | Altera Stratix 3 IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5672 | Altera Stratix 2GX IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5675 | Altera Stratix 4 IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5676 | Altera Max 5 IO 基準 エクスポート/インポートは改善されました。このデバイスでサポートされた全ての io 基準は、Altium 制約ファイルからエクスポート、Altera pad ファイルからインポートできます。 |
5711 | Altera ピンファイルインポーターは改善されました。3.3V LVCMOS と LVTTL io 基準は正しくインポートされます。 |
ハードウェア サポートパッケージ: デバイスサポート - Altera Max V (新しいモジュール)
5606 | Altera Max 5 デバイスをサポートしました。 |
ハードウェア サポートパッケージ: デバイスサポート - Altera Stratix IV (新しいモジュール)
5098 | Altera Stratix 4 デバイスをサポートしました。 |
インポーターとエクスポーター: インポーター - Tango-PCB ASCII ファイル
5329 | TANGO ASCII ファイルフォーマット インポーターは正しく働きます。 |
出力ジェネレーター: 出力 - ERC
5724 | ERC Report 出力ジョブの Report Suppressed Errors オプション(プロジェクトオプションの設定を含む)のデフォルト設定を無効に変更しました。 |
出力ジェネレーター: 出力 - ガーバー
5539 | ランドが無いパッドがトップ、またはボトムレイヤ上にあっても、それらのマスクレイヤの開口を定義できます。これにより、複雑なパッド形状を容易に作成できます。 詳細な情報。 BugCrunch レポート #67 をご覧ください。 |
5754 | 反転したエンベデッドボードアレイ(回転したオフセットパッドを持つコンポーネントを含む)のガーバー出力は修正されました。 |
5805 | "Drill symbol limit exceeded" モデルダイアログは省略されました。代わりに、ワーニングは messages パネルに表示されます。 BugCrunch レポート #652 をご覧ください。 |
出力ジェネレーター: 出力 - ODB
5539 | ランドが無いパッドがトップ、またはボトムレイヤ上にあっても、それらのマスクレイヤの開口を定義できます。これにより、複雑なパッド形状を容易に作成できます。 詳細な情報。 BugCrunch レポート #67 をご覧ください。 |
出力ジェネレーター: プリンタ - PCB
4452 | フットプリントは PCB ライブラリから印刷できます。 BugCrunch レポート #109 をご覧ください。 |
5539 | ランドが無いパッドがトップ、またはボトムレイヤ上にあっても、それらのマスクレイヤの開口を定義できます。これにより、複雑なパッド形状を容易に作成できます。 詳細な情報。 BugCrunch レポート #67 をご覧ください。 |
5805 | "Drill symbol limit exceeded" モデルダイアログは省略されました。代わりに、ワーニングは messages パネルに表示されます。 BugCrunch レポート #652 をご覧ください。 |
様々なモジュールを更新するための開発
以下の修正は、多くのモジュールを更新するために Run Time ライブラリへの変更が必要でした。
4303 | Embedded Threads debugging パネルは再度、働きます(R10 で常に空でした)。 |
5098 | Altera Stratix 4 デバイスをサポートしました。 |
5309 | AD で使用したメモリが *2GB* 近く、またはそれ以上で、grid(ツリーリスト)コントロールを使用している時、"List index out of bounds (-1)" の Access Violation は起こりません。 |
5586 | LibPkg を pcbプロジェクトソースドキュメントとして追加する時に起こる Access violation は修正されました。 |
5606 | Altera Max 5 デバイスをサポートしました。 |
5689 | Altera ピンファイルインポーターは改善されました。ピンファイル parser は、Altera pin description table からピン情報を正しくインポートします。 |
5781 | AltiumLive プランではなくライセンス サブスクリプションに基づくように、Vault ダイアログへ接続中に表示されたワーニングを変更しました。 |
5785 | preferences ダイアログは改善されました。全てのコントロールは低い解像度のワイド画面でアクセスできます。一般的に、垂直方向の解像度が低くなります。 BugCrunch レポート #482 をご覧ください。 |